1اتوماتای سلولی کوانتومی یک تکنولوژی جدید جهت پیاده سازی گیت های منطقی و مدارهای دیجیتال در مقیاس نانو است. با کاهش ابعاد قطعات، حساسیت مدار بیشتر شده و مدارهای کوانتومی نسبت به عوامل نامساعد محیط آسیب پذیرتر هستند. با توجه به اهمیت طراحی مدارات تحمل پذیر اشکال، در این مقاله به ارائه یک گیت اکثریت پنج ورودی با ویژگی تحمل پذیری اشکال در تکنولوژی اتوماتای سلولی کوانتومی می پردازیم و تمام اشکال های ممکن در پروسه جایگذاری سلول ها در مکان های خاصی در روی سطح را مورد ارزیابی قرار می دهیم. این اشکال ها شامل جابجایی، حذف، چرخش و سلول اضافه می باشند. در گام نخست به گیت مورد بررسی چهار نوع اشکال ذکر شده اعمال گردیده و در گام بعدی صحت عملکرد مدار با موتور شبیه ساز QCADesigner مورد ارزیابی قرار داده می شود . برای یافتن چنین گیت اکثریتی روش های مختلفی از جمله روش افزودن سلول (که همان تزریق افزونگی به مدار است) و روش چینش خاص سلول ها مورد آزمایش قرار می گیرد. سعی بر این است که طرحی یافت شود که حتی الامکان تنها باچینش خاص سلول ها توانایی مقاومت در برابر نقص های احتمالی را داشته باشد به گونه ای که حداقل سربار به مدار جهت تحمل پذیری اشکال تحمیل شود . نتایج نشان می دهد که گیت اکثریت معرفی شده در مقایسه با موارد مشابه از برتری قابل توجهی برخوردار است.

کارایی شبکه های روی تراشه به طور گسترده ای به الگوریتم های مسیریابی به کار رفته در آن ها وابسته است. در سالیان اخیر، الگوریتم های مسیریابی زیادی برای شبکه های روی تراشه دوبعدی و سه بعدی طراحی شده است. شبکه روی تراشه سه بعدی که برای افزایش کارایی شبکه روی تراشه دوبعدی معرفی گردیده، از ترکیب مفاهیم شبکه روی تراشه و مجتمع سازی سه بعدی به وجود آمده است. در این گونه مدارها عناصر نیمه هادی به روشی خاص به صورت پشته ای روی یکدیگر قرار می گیرند. به دلیل تاثیرات قابل توجهی که اشکال های لینک ها یا گره های شبکه روی تراشه بر عملکرد مدار می گذارند، الگوریتم های مسیریابی بایستی روش هایی را به کار گیرند تا از تاثیرات اشکال جلوگیری نمایند. این ویژگی خصوصا در شبکه روی تراشه سه بعدی که احتمال رخداد اشکال در لینک های عمودی آن قابل توجه است، اهمیت بیشتری دارد. در این مقاله، یک روش جدید برای مسیریابی در شبکه روی تراشه سه بعدی به نام FT-ZXY معرفی می شود که بدون استفاده از کانال های مجازی و درنتیجه با سربار سخت افزاری ناچیز، قابلیت تحمل اشکال های منفرد در لینک های افقی و اشکال های چندگانه در لینک های عمودی را دارد. نتایج شبیه سازی نشان می دهد که الگوریتم مسیریابی پیشنهادی از نظر پارامترهای ارزیابی مانند تاخیر، قابلیت اطمینان، سربار سخت افزاری و توان مصرفی، عملکرد بهتری نسبت به الگوریتم های مطرح شده قبلی دارد.

قانونگذار ایران در ماده 15 قانون تشکیلات و وظایف و انتخابات شوراهای اسلامی کشور و انتخاب شهرداران، ملاک اعتبار تصمیمات شوراهای اسلامی را اکثریت مطلق آرای حاضرین قرار داده، در حالی که در این قانون تعریفی از اکثریت مطلق ارائه نکرده است. در لغتنامه های مشهور فارسی و فرهنگهای حقوقی به اتفاق از اکثریت مطلق به "نصف به علاوه یک [جمعیتی]" یاد شده، در حالی که در برخی از قوانین از اکثریت مزبور به بیش از نصف تعبیر شده است. مشابه همین تعاریف بدون اشاره به عنوان "اکثریت مطلق" در لایحه قانونی اصلاح قانون تجارت مصوب 1347 نیز آمده است. لکن، هیچیک از تعاریف مزبور به لحاظ اختلاف در تعریف، و یا سکوت قانونگذار در عمل مشکل شوراها یا مجامعی را که با عدد فرد تشکیل می شوند مرتفع نساخته است به همین دلیل همواره از آغاز تشکیل شوراها در نصاب اعتبار تصمیمات آن میان اعضا و مجریان اختلاف نظر بوده است. به عبارت دیگر هنوز جای این پرسش باقی است که آیا در مقام سکوت قانونگذار در تعریف اکثریت مطلق با توجه به تعریف لغوی آن (نصف به علاوه یک)، یا در مواقعی که قانونگذار خود این اکثریت را به همین مضمون تعریف کرده است، عدد اعشاری حاصل از اعمال تعریف را به طرف اقل یا اکثر باید حمل کرد؟ مقاله حاضر ضمن نقد مفاهیم اکثریت نسبی وخاص، به بررسی آ ثار و نتایج حاصل از هر یک از تعاریف دوگانه اکثریت مطلق در مجامع و شوراهایی که با عدد زوج یا فرد تشکیل می شوند، پرداخته است و در نهایت به این نتیجه رسیده که اکثریت مطلق در هر حال دارای یک تعریف است و آن تعریف چیزی جز بیش از نصف جمعیتی نیست.

اگرچه تراشه های سه بعدی یک راه حل امید بخش برای مقابله با مشکلات ناشی از مقایس پذیری در سطح مدارات مجتمع محسوب می گردند اما دمای بالای این تراشه ها به دلیل افزایش چگالی توان، آسیب پذیری تراشه های سه بعدی در مقابل خطاهای دائمی و یا متناوب را بیشتر کرده است. از طرف دیگر استفاده از اتصال‎ های سریع عمودی (TSV) در مدارات مجتمع سه بعدی افق جدیدی را برای طراحی شبکه های روی تراشه باز کرده است. در این مقاله با به کارگیری اتصال های سریع عمودی یک معماری با قابلیت تحمل پذیر اشکال برای شبکه های روی تراشه سه بعدی معرفی خواهیم کرد. در این معماری، خرابی های دائمی و متناوب اتصال (یا کراس بار)، با استفاده از اتصال (یا کراس بار) بیکار مسیریاب های بالا و پایین دور زده می شوند. نتایج نشان می دهد که معماری پیشنهادی نسبت به دیگر معماری های ارائه شده کارآیی بیشتری داشته و قابلیت اطمینان شبکه را به طور متوسط تا 35 درصد افزایش می دهد.

لطفا برای مشاهده چکیده به متن کامل (PDF) مراجعه فرمایید.

واحد محاسبه و منطق از حساس ترین واحدهای سازنده یک پردازنده است که اکثر دستورهای یک پردازنده توسط این بخش انجام می شود. افزونگی زمانی یکی از مناسب ترین روش های مقابله با خطای گذرا است. در اغلب روش های افزونگی زمانی لازم است ابتدا خطا آشکار شود، بنابراین وجود مدارهای آزمون در کنار روش های افزونگی زمانی ضروری است. از بزرگ ترین ایرادهای مدارهای آزمون سربار سخت افزاری بالای این مدارها است که باعث می شود طراحان در طراحی مدارهای کوچک مجبور به استفاده از روش های غیرمعمول شوند. در این مقاله روش جدیدی برای پیاده سازی مدار چک کننده برگر ارایه شده است در این روش از مدارات حالت جریان جهت پیاده سازی کد برگر استفاده شده است که ویژگی های آن سرعت بالاتر و سخت افزار موردنیاز کمتر است. با توجه به نتایج توان مصرفی مدار پیشنهادی نسبت به مدار دیجیتال به طور متوسط تا حدود 51 درصد کاهش یافته است و سطح اشغالی مدار آزمون حالت جریان 74. 3 درصد کمتر از سطح مصرفی مدار معادل دیجیتال است. به طور متوسط هزینه مدار برگر حالت جریان (حاصل ضرب توان مصرفی در تاخیر و سطح مصرفی)، 91 درصد کمتر از پیاده سازی برگر دیجیتال معادل است.